BerandaComputers and TechnologyASML dan TSMC Mengungkapkan Lebih Detail Tentang Teknologi Proses 3nm

ASML dan TSMC Mengungkapkan Lebih Detail Tentang Teknologi Proses 3nm

(Kredit gambar: TSMC)

Taiwan Semiconductor Manufacturing Co. (TSMC) adalah perusahaan pertama yang -produksi volume menggunakan alat litografi ultraviolet ekstrim (EUV). Sejauh ini, perusahaan telah mengembangkan setidaknya tiga proses yang menggunakan EUV untuk lapisan terpilih dan telah memperoleh cukup banyak pengalaman tentang cara menggunakan peralatan baru. TSMC akan terus memperluas penggunaan EUV untuk teknologi generasi berikutnya dan node 3nm (N3) diproyeksikan untuk menggunakan EUV hingga ‘lebih dari 20 lapisan’.

Saat ini, TSMC memiliki tiga proses fabrikasi yang menggunakan litografi EUV: N7 +, N6, dan N5. Teknologi 7nm generasi ke-2 TSMC menggunakan EUV hingga empat lapisan dalam upaya mengurangi penggunaan teknik multi-pola saat membuat sirkuit yang sangat kompleks. Proses 6nm perusahaan dirancang untuk klien yang ingin menggunakan kembali IP yang dirancang untuk 7nm generasi pertama, tetapi masih ingin memanfaatkan EUV untuk sedikit meningkatkan kepadatan transistor. Pelanggan yang membutuhkan peningkatan besar dalam kepadatan transistor bersama dengan kinerja (jika dibandingkan dengan N7 +) dapat memilih node N5 TSMC yang dapat menggunakan EUV hingga 14 lapisan.

Ke depan, TSMC berencana untuk menawarkan kliennya proses fabrikasi N5P dan N4 yang sebagian besar akan didasarkan pada teknologi N5 dan akan memberikan beberapa keunggulan kinerja dan daya. Kedua proses tersebut akan kompatibel dengan N5 pada IP dan tingkat aturan desain dan akan menyediakan jalur migrasi yang mudah bagi pengembang chip. N5P diharapkan tersedia untuk klien TSMC pada tahun 2021, sedangkan N4 akan tersedia pada tahun 2022.

Teknologi proses generasi berikutnya TSMC – N3 – akan memberikan perbaikan node penuh atas N5. Secara khusus, pembuat kontrak semikonduktor menjanjikan peningkatan kinerja hingga 15% (pada jumlah daya dan transistor yang sama), pengurangan daya hingga 30% (pada jam dan kompleksitas yang sama), dan kepadatan logika hingga 70% mendapatkan. Salah satu detail paling menarik tentang N3 adalah N3 akan menggunakan EUV hingga ‘lebih dari 20 lapisan,’ menurut ASML.

“Saya pikir, pada logika N5 kita memiliki lebih dari 10 lapisan dan di N3 kita akan menjadi lebih dari 20 dan kita benar-benar melihatnya merayap naik , “kata Peter Wennink, CEO ASML. “Itu hanya fakta bahwa itu memberikan lebih banyak keuntungan untuk pergi ke pola tunggal dan menghilangkan strategi DUV multi pola ini, yang juga berlaku untuk DRAM.”

Ternyata, TSMC sangat yakin dengan alat EUV dan kemampuan ASML untuk memasoknya dalam jumlah yang dibutuhkan untuk produksi bervolume tinggi, itulah sebabnya TSMC memungkinkan pelanggannya menggunakan EUV hingga lebih dari 20 lapisan .

Dirancang untuk aplikasi komputasi seluler dan berperforma tinggi, N3 TSMC akan menggunakan struktur transistor FinFET dan kemungkinan akan menjadi node ‘panjang’ yang akan digunakan selama bertahun-tahun yang akan datang. Setelah N3 hadir N2, yang akan mengandalkan struktur GAAFET (gerbang di sekeliling) dan akan membutuhkan klien dan mitra TSMC untuk mendesain ulang chip dan IP mereka secara signifikan. Akibatnya, transisi ke N2 dan penerusnya kemungkinan besar akan memakan waktu.

Sumber: ASML / SeekingAlpha , TSMC

Read More

RELATED ARTICLES

1 KOMENTAR

LEAVE A REPLY

Please enter your comment!
Please enter your name here

Most Popular

Recent Comments